home *** CD-ROM | disk | FTP | other *** search
/ Software of the Month Club 2000 October / Software of the Month - Ultimate Collection Shareware 277.iso / pc / PROGRAMS / UTILITY / WINLINUX / DATA1.CAB / programs_-_include / ASM-MIPS / DMA.H < prev    next >
C/C++ Source or Header  |  1999-09-17  |  10KB  |  304 lines
  1. /* $Id: dma.h,v 1.2 1998/10/19 21:29:10 ralf Exp $
  2.  * linux/include/asm/dma.h: Defines for using and allocating dma channels.
  3.  * Written by Hennus Bergman, 1992.
  4.  * High DMA channel support & info by Hannu Savolainen
  5.  * and John Boyd, Nov. 1992.
  6.  *
  7.  * NOTE: all this is true *only* for ISA/EISA expansions on Mips boards
  8.  * and can only be used for expansion cards. Onboard DMA controllers, such
  9.  * as the R4030 on Jazz boards behave totally different!
  10.  */
  11.  
  12. #ifndef __ASM_MIPS_DMA_H
  13. #define __ASM_MIPS_DMA_H
  14.  
  15. #include <linux/config.h>
  16. #include <asm/io.h>            /* need byte IO */
  17. #include <asm/spinlock.h>        /* And spinlocks */
  18. #include <linux/delay.h>
  19.  
  20.  
  21. #ifdef HAVE_REALLY_SLOW_DMA_CONTROLLER
  22. #define dma_outb    outb_p
  23. #else
  24. #define dma_outb    outb
  25. #endif
  26.  
  27. #define dma_inb        inb
  28.  
  29. /*
  30.  * NOTES about DMA transfers:
  31.  *
  32.  *  controller 1: channels 0-3, byte operations, ports 00-1F
  33.  *  controller 2: channels 4-7, word operations, ports C0-DF
  34.  *
  35.  *  - ALL registers are 8 bits only, regardless of transfer size
  36.  *  - channel 4 is not used - cascades 1 into 2.
  37.  *  - channels 0-3 are byte - addresses/counts are for physical bytes
  38.  *  - channels 5-7 are word - addresses/counts are for physical words
  39.  *  - transfers must not cross physical 64K (0-3) or 128K (5-7) boundaries
  40.  *  - transfer count loaded to registers is 1 less than actual count
  41.  *  - controller 2 offsets are all even (2x offsets for controller 1)
  42.  *  - page registers for 5-7 don't use data bit 0, represent 128K pages
  43.  *  - page registers for 0-3 use bit 0, represent 64K pages
  44.  *
  45.  * DMA transfers are limited to the lower 16MB of _physical_ memory.  
  46.  * Note that addresses loaded into registers must be _physical_ addresses,
  47.  * not logical addresses (which may differ if paging is active).
  48.  *
  49.  *  Address mapping for channels 0-3:
  50.  *
  51.  *   A23 ... A16 A15 ... A8  A7 ... A0    (Physical addresses)
  52.  *    |  ...  |   |  ... |   |  ... |
  53.  *    |  ...  |   |  ... |   |  ... |
  54.  *    |  ...  |   |  ... |   |  ... |
  55.  *   P7  ...  P0  A7 ... A0  A7 ... A0   
  56.  * |    Page    | Addr MSB | Addr LSB |   (DMA registers)
  57.  *
  58.  *  Address mapping for channels 5-7:
  59.  *
  60.  *   A23 ... A17 A16 A15 ... A9 A8 A7 ... A1 A0    (Physical addresses)
  61.  *    |  ...  |   \   \   ... \  \  \  ... \  \
  62.  *    |  ...  |    \   \   ... \  \  \  ... \  (not used)
  63.  *    |  ...  |     \   \   ... \  \  \  ... \
  64.  *   P7  ...  P1 (0) A7 A6  ... A0 A7 A6 ... A0   
  65.  * |      Page      |  Addr MSB   |  Addr LSB  |   (DMA registers)
  66.  *
  67.  * Again, channels 5-7 transfer _physical_ words (16 bits), so addresses
  68.  * and counts _must_ be word-aligned (the lowest address bit is _ignored_ at
  69.  * the hardware level, so odd-byte transfers aren't possible).
  70.  *
  71.  * Transfer count (_not # bytes_) is limited to 64K, represented as actual
  72.  * count - 1 : 64K => 0xFFFF, 1 => 0x0000.  Thus, count is always 1 or more,
  73.  * and up to 128K bytes may be transferred on channels 5-7 in one operation. 
  74.  *
  75.  */
  76.  
  77. #define MAX_DMA_CHANNELS    8
  78.  
  79. /*
  80.  * The maximum address in KSEG0 that we can perform a DMA transfer to on this
  81.  * platform.  This describes only the PC style part of the DMA logic like on
  82.  * Deskstations or Acer PICA but not the much more versatile DMA logic used
  83.  * for the local devices on Acer PICA or Magnums.
  84.  */
  85. #ifndef CONFIG_SGI
  86. #define MAX_DMA_ADDRESS        (PAGE_OFFSET + 0x01000000)
  87. #else
  88. #define MAX_DMA_ADDRESS        (~0UL)
  89. #endif
  90.  
  91. /* 8237 DMA controllers */
  92. #define IO_DMA1_BASE    0x00    /* 8 bit slave DMA, channels 0..3 */
  93. #define IO_DMA2_BASE    0xC0    /* 16 bit master DMA, ch 4(=slave input)..7 */
  94.  
  95. /* DMA controller registers */
  96. #define DMA1_CMD_REG        0x08    /* command register (w) */
  97. #define DMA1_STAT_REG        0x08    /* status register (r) */
  98. #define DMA1_REQ_REG            0x09    /* request register (w) */
  99. #define DMA1_MASK_REG        0x0A    /* single-channel mask (w) */
  100. #define DMA1_MODE_REG        0x0B    /* mode register (w) */
  101. #define DMA1_CLEAR_FF_REG    0x0C    /* clear pointer flip-flop (w) */
  102. #define DMA1_TEMP_REG           0x0D    /* Temporary Register (r) */
  103. #define DMA1_RESET_REG        0x0D    /* Master Clear (w) */
  104. #define DMA1_CLR_MASK_REG       0x0E    /* Clear Mask */
  105. #define DMA1_MASK_ALL_REG       0x0F    /* all-channels mask (w) */
  106.  
  107. #define DMA2_CMD_REG        0xD0    /* command register (w) */
  108. #define DMA2_STAT_REG        0xD0    /* status register (r) */
  109. #define DMA2_REQ_REG            0xD2    /* request register (w) */
  110. #define DMA2_MASK_REG        0xD4    /* single-channel mask (w) */
  111. #define DMA2_MODE_REG        0xD6    /* mode register (w) */
  112. #define DMA2_CLEAR_FF_REG    0xD8    /* clear pointer flip-flop (w) */
  113. #define DMA2_TEMP_REG           0xDA    /* Temporary Register (r) */
  114. #define DMA2_RESET_REG        0xDA    /* Master Clear (w) */
  115. #define DMA2_CLR_MASK_REG       0xDC    /* Clear Mask */
  116. #define DMA2_MASK_ALL_REG       0xDE    /* all-channels mask (w) */
  117.  
  118. #define DMA_ADDR_0              0x00    /* DMA address registers */
  119. #define DMA_ADDR_1              0x02
  120. #define DMA_ADDR_2              0x04
  121. #define DMA_ADDR_3              0x06
  122. #define DMA_ADDR_4              0xC0
  123. #define DMA_ADDR_5              0xC4
  124. #define DMA_ADDR_6              0xC8
  125. #define DMA_ADDR_7              0xCC
  126.  
  127. #define DMA_CNT_0               0x01    /* DMA count registers */
  128. #define DMA_CNT_1               0x03
  129. #define DMA_CNT_2               0x05
  130. #define DMA_CNT_3               0x07
  131. #define DMA_CNT_4               0xC2
  132. #define DMA_CNT_5               0xC6
  133. #define DMA_CNT_6               0xCA
  134. #define DMA_CNT_7               0xCE
  135.  
  136. #define DMA_PAGE_0              0x87    /* DMA page registers */
  137. #define DMA_PAGE_1              0x83
  138. #define DMA_PAGE_2              0x81
  139. #define DMA_PAGE_3              0x82
  140. #define DMA_PAGE_5              0x8B
  141. #define DMA_PAGE_6              0x89
  142. #define DMA_PAGE_7              0x8A
  143.  
  144. #define DMA_MODE_READ    0x44    /* I/O to memory, no autoinit, increment, single mode */
  145. #define DMA_MODE_WRITE    0x48    /* memory to I/O, no autoinit, increment, single mode */
  146. #define DMA_MODE_CASCADE 0xC0   /* pass thru DREQ->HRQ, DACK<-HLDA only */
  147.  
  148.  
  149. extern spinlock_t  dma_spin_lock;
  150.  
  151. static __inline__ unsigned long claim_dma_lock(void)
  152. {
  153.     unsigned long flags;
  154.     spin_lock_irqsave(&dma_spin_lock, flags);
  155.     return flags;
  156. }
  157.  
  158. static __inline__ void release_dma_lock(unsigned long flags)
  159. {
  160.     spin_unlock_irqrestore(&dma_spin_lock, flags);
  161. }
  162.  
  163. /* enable/disable a specific DMA channel */
  164. static __inline__ void enable_dma(unsigned int dmanr)
  165. {
  166.     if (dmanr<=3)
  167.         dma_outb(dmanr,  DMA1_MASK_REG);
  168.     else
  169.         dma_outb(dmanr & 3,  DMA2_MASK_REG);
  170. }
  171.  
  172. static __inline__ void disable_dma(unsigned int dmanr)
  173. {
  174.     if (dmanr<=3)
  175.         dma_outb(dmanr | 4,  DMA1_MASK_REG);
  176.     else
  177.         dma_outb((dmanr & 3) | 4,  DMA2_MASK_REG);
  178.     /* I hate voodoo programming but .. */
  179.     udelay(20);
  180. }
  181.  
  182. /* Clear the 'DMA Pointer Flip Flop'.
  183.  * Write 0 for LSB/MSB, 1 for MSB/LSB access.
  184.  * Use this once to initialize the FF to a known state.
  185.  * After that, keep track of it. :-)
  186.  * --- In order to do that, the DMA routines below should ---
  187.  * --- only be used while holding the DMA lock ! ---
  188.  */
  189. static __inline__ void clear_dma_ff(unsigned int dmanr)
  190. {
  191.     if (dmanr<=3)
  192.         dma_outb(0,  DMA1_CLEAR_FF_REG);
  193.     else
  194.         dma_outb(0,  DMA2_CLEAR_FF_REG);
  195. }
  196.  
  197. /* set mode (above) for a specific DMA channel */
  198. static __inline__ void set_dma_mode(unsigned int dmanr, char mode)
  199. {
  200.     if (dmanr<=3)
  201.         dma_outb(mode | dmanr,  DMA1_MODE_REG);
  202.     else
  203.         dma_outb(mode | (dmanr&3),  DMA2_MODE_REG);
  204. }
  205.  
  206. /* Set only the page register bits of the transfer address.
  207.  * This is used for successive transfers when we know the contents of
  208.  * the lower 16 bits of the DMA current address register, but a 64k boundary
  209.  * may have been crossed.
  210.  */
  211. static __inline__ void set_dma_page(unsigned int dmanr, char pagenr)
  212. {
  213.     switch(dmanr) {
  214.         case 0:
  215.             dma_outb(pagenr, DMA_PAGE_0);
  216.             break;
  217.         case 1:
  218.             dma_outb(pagenr, DMA_PAGE_1);
  219.             break;
  220.         case 2:
  221.             dma_outb(pagenr, DMA_PAGE_2);
  222.             break;
  223.         case 3:
  224.             dma_outb(pagenr, DMA_PAGE_3);
  225.             break;
  226.         case 5:
  227.             dma_outb(pagenr & 0xfe, DMA_PAGE_5);
  228.             break;
  229.         case 6:
  230.             dma_outb(pagenr & 0xfe, DMA_PAGE_6);
  231.             break;
  232.         case 7:
  233.             dma_outb(pagenr & 0xfe, DMA_PAGE_7);
  234.             break;
  235.     }
  236. }
  237.  
  238.  
  239. /* Set transfer address & page bits for specific DMA channel.
  240.  * Assumes dma flipflop is clear.
  241.  */
  242. static __inline__ void set_dma_addr(unsigned int dmanr, unsigned int a)
  243. {
  244.     set_dma_page(dmanr, a>>16);
  245.     if (dmanr <= 3)  {
  246.         dma_outb( a & 0xff, ((dmanr&3)<<1) + IO_DMA1_BASE );
  247.             dma_outb( (a>>8) & 0xff, ((dmanr&3)<<1) + IO_DMA1_BASE );
  248.     }  else  {
  249.         dma_outb( (a>>1) & 0xff, ((dmanr&3)<<2) + IO_DMA2_BASE );
  250.         dma_outb( (a>>9) & 0xff, ((dmanr&3)<<2) + IO_DMA2_BASE );
  251.     }
  252. }
  253.  
  254.  
  255. /* Set transfer size (max 64k for DMA1..3, 128k for DMA5..7) for
  256.  * a specific DMA channel.
  257.  * You must ensure the parameters are valid.
  258.  * NOTE: from a manual: "the number of transfers is one more
  259.  * than the initial word count"! This is taken into account.
  260.  * Assumes dma flip-flop is clear.
  261.  * NOTE 2: "count" represents _bytes_ and must be even for channels 5-7.
  262.  */
  263. static __inline__ void set_dma_count(unsigned int dmanr, unsigned int count)
  264. {
  265.         count--;
  266.     if (dmanr <= 3)  {
  267.         dma_outb( count & 0xff, ((dmanr&3)<<1) + 1 + IO_DMA1_BASE );
  268.         dma_outb( (count>>8) & 0xff, ((dmanr&3)<<1) + 1 + IO_DMA1_BASE );
  269.         } else {
  270.         dma_outb( (count>>1) & 0xff, ((dmanr&3)<<2) + 2 + IO_DMA2_BASE );
  271.         dma_outb( (count>>9) & 0xff, ((dmanr&3)<<2) + 2 + IO_DMA2_BASE );
  272.         }
  273. }
  274.  
  275.  
  276. /* Get DMA residue count. After a DMA transfer, this
  277.  * should return zero. Reading this while a DMA transfer is
  278.  * still in progress will return unpredictable results.
  279.  * If called before the channel has been used, it may return 1.
  280.  * Otherwise, it returns the number of _bytes_ left to transfer.
  281.  *
  282.  * Assumes DMA flip-flop is clear.
  283.  */
  284. static __inline__ int get_dma_residue(unsigned int dmanr)
  285. {
  286.     unsigned int io_port = (dmanr<=3)? ((dmanr&3)<<1) + 1 + IO_DMA1_BASE
  287.                      : ((dmanr&3)<<2) + 2 + IO_DMA2_BASE;
  288.  
  289.     /* using short to get 16-bit wrap around */
  290.     unsigned short count;
  291.  
  292.     count = 1 + dma_inb(io_port);
  293.     count += dma_inb(io_port) << 8;
  294.     
  295.     return (dmanr<=3)? count : (count<<1);
  296. }
  297.  
  298.  
  299. /* These are in kernel/dma.c: */
  300. extern int request_dma(unsigned int dmanr, const char * device_id);    /* reserve a DMA channel */
  301. extern void free_dma(unsigned int dmanr);    /* release it again */
  302.  
  303. #endif /* __ASM_MIPS_DMA_H */
  304.